1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
185
186
187
188
189
190
191
192
193
194
195
196
197
198
199
200
201
202
203
204
205
206
207
208
209
210
211
212
213
214
215
216
217
218
219
220
221
222
223
224
225
226
227
228
229
230
231
232
233
234
235
236
237
238
239
240
241
242
243
244
245
246
247
248
249
250
251
252
253
254
255
256
257
258
259
260
261
262
263
264
265
266
267
268
269
270
271
272
273
274
275
276
277
278
279
280
281
282
283
284
285
286
287
288
289
290
291
292
293
294
295
296
297
298
299
300
301
302
303
304
305
306
307
308
309
310
311
312
313
314
315
316
317
318
319
320
321
322
323
324
325
326
327
328
329
330
331
332
333
334
335
336
337
338
339
340
341
342
343
344
345
346
347
348
349
350
351
352
353
354
355
356
357
358
359
360
361
362
363
364
365
366
367
368
369
370
371
372
373
374
375
376
377
378
379
380
381
382
383
384
385
386
|
/* SPDX-License-Identifier: GPL-2.0-or-later */
/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
/******************************************************************
*
* vout_sys_clkgen controller C MACRO generated by ezchip
*
******************************************************************/
#ifndef _VOUT_SYS_CLKGEN_MACRO_H_
#define _VOUT_SYS_CLKGEN_MACRO_H_
//#define VOUT_SYS_CLKGEN_BASE_ADDR 0x0
#define clk_vout_apb_ctrl_REG_ADDR VOUT_SYS_CLKGEN_BASE_ADDR + 0x0
#define clk_mapconv_apb_ctrl_REG_ADDR VOUT_SYS_CLKGEN_BASE_ADDR + 0x4
#define clk_mapconv_axi_ctrl_REG_ADDR VOUT_SYS_CLKGEN_BASE_ADDR + 0x8
#define clk_disp0_axi_ctrl_REG_ADDR VOUT_SYS_CLKGEN_BASE_ADDR + 0xC
#define clk_disp1_axi_ctrl_REG_ADDR VOUT_SYS_CLKGEN_BASE_ADDR + 0x10
#define clk_lcdc_oclk_ctrl_REG_ADDR VOUT_SYS_CLKGEN_BASE_ADDR + 0x14
#define clk_lcdc_axi_ctrl_REG_ADDR VOUT_SYS_CLKGEN_BASE_ADDR + 0x18
#define clk_vpp0_axi_ctrl_REG_ADDR VOUT_SYS_CLKGEN_BASE_ADDR + 0x1C
#define clk_vpp1_axi_ctrl_REG_ADDR VOUT_SYS_CLKGEN_BASE_ADDR + 0x20
#define clk_vpp2_axi_ctrl_REG_ADDR VOUT_SYS_CLKGEN_BASE_ADDR + 0x24
#define clk_pixrawout_apb_ctrl_REG_ADDR VOUT_SYS_CLKGEN_BASE_ADDR + 0x28
#define clk_pixrawout_axi_ctrl_REG_ADDR VOUT_SYS_CLKGEN_BASE_ADDR + 0x2C
#define clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR VOUT_SYS_CLKGEN_BASE_ADDR + 0x30
#define clk_csi2tx_strm0_apb_ctrl_REG_ADDR VOUT_SYS_CLKGEN_BASE_ADDR + 0x34
#define clk_dsi_sys_clk_ctrl_REG_ADDR VOUT_SYS_CLKGEN_BASE_ADDR + 0x38
#define clk_dsi_apb_ctrl_REG_ADDR VOUT_SYS_CLKGEN_BASE_ADDR + 0x3C
#define clk_ppi_tx_esc_clk_ctrl_REG_ADDR VOUT_SYS_CLKGEN_BASE_ADDR + 0x40
#define _ENABLE_CLOCK_clk_vout_apb_ {}
#define _DIVIDE_CLOCK_clk_vout_apb_(div) { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_vout_apb_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0xF); \
_ezchip_macro_read_value_ |= (div&0xF); \
MA_OUTW(clk_vout_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_DIVIDE_STATUS_clk_vout_apb_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_vout_apb_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= 0xf;\
}
#define _ENABLE_CLOCK_clk_mapconv_apb_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_mapconv_apb_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
MA_OUTW(clk_mapconv_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _DISABLE_CLOCK_clk_mapconv_apb_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_mapconv_apb_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
MA_OUTW(clk_mapconv_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_ENABLE_STATUS_clk_mapconv_apb_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_mapconv_apb_ctrl_REG_ADDR) >> 31; \
_ezchip_macro_read_value_ &= 0x1;\
}
#define _ENABLE_CLOCK_clk_mapconv_axi_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_mapconv_axi_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
MA_OUTW(clk_mapconv_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _DISABLE_CLOCK_clk_mapconv_axi_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_mapconv_axi_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
MA_OUTW(clk_mapconv_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_ENABLE_STATUS_clk_mapconv_axi_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_mapconv_axi_ctrl_REG_ADDR) >> 31; \
_ezchip_macro_read_value_ &= 0x1;\
}
#define _ENABLE_CLOCK_clk_disp0_axi_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_disp0_axi_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
MA_OUTW(clk_disp0_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _DISABLE_CLOCK_clk_disp0_axi_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_disp0_axi_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
MA_OUTW(clk_disp0_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_ENABLE_STATUS_clk_disp0_axi_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_disp0_axi_ctrl_REG_ADDR) >> 31; \
_ezchip_macro_read_value_ &= 0x1;\
}
#define _ENABLE_CLOCK_clk_disp1_axi_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_disp1_axi_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
MA_OUTW(clk_disp1_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _DISABLE_CLOCK_clk_disp1_axi_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_disp1_axi_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
MA_OUTW(clk_disp1_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_ENABLE_STATUS_clk_disp1_axi_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_disp1_axi_ctrl_REG_ADDR) >> 31; \
_ezchip_macro_read_value_ &= 0x1;\
}
#define _ENABLE_CLOCK_clk_lcdc_oclk_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_lcdc_oclk_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
MA_OUTW(clk_lcdc_oclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _DISABLE_CLOCK_clk_lcdc_oclk_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_lcdc_oclk_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
MA_OUTW(clk_lcdc_oclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_ENABLE_STATUS_clk_lcdc_oclk_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_lcdc_oclk_ctrl_REG_ADDR) >> 31; \
_ezchip_macro_read_value_ &= 0x1;\
}
#define _DIVIDE_CLOCK_clk_lcdc_oclk_(div) { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_lcdc_oclk_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x3F); \
_ezchip_macro_read_value_ |= (div&0x3F); \
MA_OUTW(clk_lcdc_oclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_DIVIDE_STATUS_clk_lcdc_oclk_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_lcdc_oclk_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= 0x3f;\
}
#define _ENABLE_CLOCK_clk_lcdc_axi_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_lcdc_axi_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
MA_OUTW(clk_lcdc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _DISABLE_CLOCK_clk_lcdc_axi_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_lcdc_axi_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
MA_OUTW(clk_lcdc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_ENABLE_STATUS_clk_lcdc_axi_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_lcdc_axi_ctrl_REG_ADDR) >> 31; \
_ezchip_macro_read_value_ &= 0x1;\
}
#define _ENABLE_CLOCK_clk_vpp0_axi_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_vpp0_axi_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
MA_OUTW(clk_vpp0_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _DISABLE_CLOCK_clk_vpp0_axi_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_vpp0_axi_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
MA_OUTW(clk_vpp0_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_ENABLE_STATUS_clk_vpp0_axi_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_vpp0_axi_ctrl_REG_ADDR) >> 31; \
_ezchip_macro_read_value_ &= 0x1;\
}
#define _ENABLE_CLOCK_clk_vpp1_axi_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_vpp1_axi_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
MA_OUTW(clk_vpp1_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _DISABLE_CLOCK_clk_vpp1_axi_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_vpp1_axi_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
MA_OUTW(clk_vpp1_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_ENABLE_STATUS_clk_vpp1_axi_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_vpp1_axi_ctrl_REG_ADDR) >> 31; \
_ezchip_macro_read_value_ &= 0x1;\
}
#define _ENABLE_CLOCK_clk_vpp2_axi_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_vpp2_axi_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
MA_OUTW(clk_vpp2_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _DISABLE_CLOCK_clk_vpp2_axi_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_vpp2_axi_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
MA_OUTW(clk_vpp2_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_ENABLE_STATUS_clk_vpp2_axi_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_vpp2_axi_ctrl_REG_ADDR) >> 31; \
_ezchip_macro_read_value_ &= 0x1;\
}
#define _ENABLE_CLOCK_clk_pixrawout_apb_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_pixrawout_apb_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
MA_OUTW(clk_pixrawout_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _DISABLE_CLOCK_clk_pixrawout_apb_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_pixrawout_apb_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
MA_OUTW(clk_pixrawout_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_ENABLE_STATUS_clk_pixrawout_apb_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_pixrawout_apb_ctrl_REG_ADDR) >> 31; \
_ezchip_macro_read_value_ &= 0x1;\
}
#define _ENABLE_CLOCK_clk_pixrawout_axi_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_pixrawout_axi_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
MA_OUTW(clk_pixrawout_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _DISABLE_CLOCK_clk_pixrawout_axi_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_pixrawout_axi_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
MA_OUTW(clk_pixrawout_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_ENABLE_STATUS_clk_pixrawout_axi_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_pixrawout_axi_ctrl_REG_ADDR) >> 31; \
_ezchip_macro_read_value_ &= 0x1;\
}
#define _ENABLE_CLOCK_clk_csi2tx_strm0_pixclk_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
MA_OUTW(clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _DISABLE_CLOCK_clk_csi2tx_strm0_pixclk_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
MA_OUTW(clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_ENABLE_STATUS_clk_csi2tx_strm0_pixclk_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR) >> 31; \
_ezchip_macro_read_value_ &= 0x1;\
}
#define _DIVIDE_CLOCK_clk_csi2tx_strm0_pixclk_(div) { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x3F); \
_ezchip_macro_read_value_ |= (div&0x3F); \
MA_OUTW(clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_DIVIDE_STATUS_clk_csi2tx_strm0_pixclk_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= 0x3f;\
}
#define _ENABLE_CLOCK_clk_csi2tx_strm0_apb_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_csi2tx_strm0_apb_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
MA_OUTW(clk_csi2tx_strm0_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _DISABLE_CLOCK_clk_csi2tx_strm0_apb_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_csi2tx_strm0_apb_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
MA_OUTW(clk_csi2tx_strm0_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_ENABLE_STATUS_clk_csi2tx_strm0_apb_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_csi2tx_strm0_apb_ctrl_REG_ADDR) >> 31; \
_ezchip_macro_read_value_ &= 0x1;\
}
#define _ENABLE_CLOCK_clk_dsi_sys_clk_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_dsi_sys_clk_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
MA_OUTW(clk_dsi_sys_clk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _DISABLE_CLOCK_clk_dsi_sys_clk_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_dsi_sys_clk_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
MA_OUTW(clk_dsi_sys_clk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_ENABLE_STATUS_clk_dsi_sys_clk_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_dsi_sys_clk_ctrl_REG_ADDR) >> 31; \
_ezchip_macro_read_value_ &= 0x1;\
}
#define _ENABLE_CLOCK_clk_dsi_apb_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_dsi_apb_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
MA_OUTW(clk_dsi_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _DISABLE_CLOCK_clk_dsi_apb_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_dsi_apb_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
MA_OUTW(clk_dsi_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_ENABLE_STATUS_clk_dsi_apb_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_dsi_apb_ctrl_REG_ADDR) >> 31; \
_ezchip_macro_read_value_ &= 0x1;\
}
#define _ENABLE_CLOCK_clk_ppi_tx_esc_clk_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_ppi_tx_esc_clk_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
MA_OUTW(clk_ppi_tx_esc_clk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _DISABLE_CLOCK_clk_ppi_tx_esc_clk_ { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_ppi_tx_esc_clk_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x1<<31); \
_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
MA_OUTW(clk_ppi_tx_esc_clk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_ENABLE_STATUS_clk_ppi_tx_esc_clk_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_ppi_tx_esc_clk_ctrl_REG_ADDR) >> 31; \
_ezchip_macro_read_value_ &= 0x1;\
}
#define _DIVIDE_CLOCK_clk_ppi_tx_esc_clk_(div) { \
uint32_t _ezchip_macro_read_value_=MA_INW(clk_ppi_tx_esc_clk_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= ~(0x7F); \
_ezchip_macro_read_value_ |= (div&0x7F); \
MA_OUTW(clk_ppi_tx_esc_clk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}
#define _GET_CLOCK_DIVIDE_STATUS_clk_ppi_tx_esc_clk_(_ezchip_macro_read_value_) { \
_ezchip_macro_read_value_=MA_INW(clk_ppi_tx_esc_clk_ctrl_REG_ADDR); \
_ezchip_macro_read_value_ &= 0x7f;\
}
#endif //_VOUT_SYS_CLKGEN_MACRO_H_
|
