path: root/arch/riscv/include/asm/arch-jh7100/syscon_macro.h

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/******************************************************************
*
* syscon_top C MACRO generated by ezchip
* generated in Wed, 09 Oct 2019 08:03:20 GMT
*
******************************************************************/

#ifndef _SYSCON_MACRO_H_
#define _SYSCON_MACRO_H_

//#define SYSCON_BASE_ADDR 0x0
#define syscon_SCFG_u74_REG_ADDR  SYSCON_BASE_ADDR + 0x40
#define syscon_SCFG_nbdla_REG_ADDR  SYSCON_BASE_ADDR + 0x50
#define syscon_SCFG_nbdla_pwrbus_ram_x_REG_ADDR  SYSCON_BASE_ADDR + 0x54
#define syscon_SCFG_nbdla_pwrbus_ram_a_REG_ADDR  SYSCON_BASE_ADDR + 0x58
#define syscon_SCFG_nbdla_pwrbus_ram_c_REG_ADDR  SYSCON_BASE_ADDR + 0x5C
#define syscon_SCFG_nbdla_pwrbus_ram_o_REG_ADDR  SYSCON_BASE_ADDR + 0x60
#define syscon_SCFG_nbdla_pwrbus_ram_p_REG_ADDR  SYSCON_BASE_ADDR + 0x64
#define syscon_SCFG_vp6_ctrl_REG_ADDR  SYSCON_BASE_ADDR + 0x80
#define syscon_SCFG_vp6_REG_ADDR  SYSCON_BASE_ADDR + 0x84
#define syscon_SCFG_vp6_status_REG_ADDR  SYSCON_BASE_ADDR + 0x88
#define syscon_SCFG_vp6_Pfatal_REG_ADDR  SYSCON_BASE_ADDR + 0x8C
#define syscon_SCFG_vp6_rstVec_REG_ADDR  SYSCON_BASE_ADDR + 0x90
#define syscon_SCFG_vp6_PSO_REG_ADDR  SYSCON_BASE_ADDR + 0x94
#define syscon_SCFG_jpegc_REG_ADDR  SYSCON_BASE_ADDR + 0xB0
#define syscon_SCFG_wave511_REG_ADDR  SYSCON_BASE_ADDR + 0xB4
#define syscon_SCFG_wave521_REG_ADDR  SYSCON_BASE_ADDR + 0xB8
#define syscon_SCFG_gc300_REG_ADDR  SYSCON_BASE_ADDR + 0xB8
#define syscon_SCFG_cmsensor_REG_ADDR  SYSCON_BASE_ADDR + 0xC0
#define syscon_SCFG_vp6_mst_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x100
#define syscon_SCFG_vp6_slv_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x104
#define syscon_SCFG_vp6_addr_REG_ADDR  SYSCON_BASE_ADDR + 0x108
#define syscon_SCFG_nne0_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x10C
#define syscon_SCFG_nne1_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x110
#define syscon_SCFG_nne2_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x114
#define syscon_SCFG_disp0_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x118
#define syscon_SCFG_disp1_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x11C
#define syscon_SCFG_jpegc_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x120
#define syscon_SCFG_wave511_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x124
#define syscon_SCFG_wave521_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x128
#define syscon_SCFG_isp0_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x12C
#define syscon_SCFG_isp1_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x130
#define syscon_SCFG_isp2_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x134
#define syscon_SCFG_isp3_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x138
#define syscon_SCFG_vin_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x13C
#define syscon_SCFG_gmac_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x140
#define syscon_SCFG_sdio0_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x144
#define syscon_SCFG_sdio1_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x148
#define syscon_SCFG_spi2ahb_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x14C
#define syscon_SCFG_ezmst_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x150
#define syscon_SCFG_usb_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x154
#define syscon_SCFG_hifi4_mst_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x158
#define syscon_SCFG_hifi4_slv_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x15C
#define syscon_SCFG_hifi4_addr_REG_ADDR  SYSCON_BASE_ADDR + 0x160
#define syscon_SCFG_qspi_REG_ADDR  SYSCON_BASE_ADDR + 0x190
#define syscon_SCFG_intmem01_REG_ADDR  SYSCON_BASE_ADDR + 0x194
#define syscon_SCFG_intmem23_REG_ADDR  SYSCON_BASE_ADDR + 0x198
#define syscon_SCFG_bootrom_REG_ADDR  SYSCON_BASE_ADDR + 0x19C
#define syscon_SCFG_vp6intc1_src1_0_REG_ADDR  SYSCON_BASE_ADDR + 0x1A0
#define syscon_SCFG_vp6intc1_src1_1_REG_ADDR  SYSCON_BASE_ADDR + 0x1A4
#define syscon_SCFG_vp6intc1_src1_2_REG_ADDR  SYSCON_BASE_ADDR + 0x1A8
#define syscon_SCFG_dma1p2p_REG_ADDR  SYSCON_BASE_ADDR + 0x1AC
#define syscon_SCFG_dmaezMst_REG_ADDR  SYSCON_BASE_ADDR + 0x1B0
#define syscon_SCFG_gmac_REG_ADDR  SYSCON_BASE_ADDR + 0x1C0
#define syscon_SCFG_sdio0_REG_ADDR  SYSCON_BASE_ADDR + 0x1C4
#define syscon_SCFG_sdio1_REG_ADDR  SYSCON_BASE_ADDR + 0x1C8
#define syscon_SCFG_spi2ahb_REG_ADDR  SYSCON_BASE_ADDR + 0x1CC
#define syscon_SCFG_ezmst_REG_ADDR  SYSCON_BASE_ADDR + 0x1D0
#define syscon_SCFG_sec_REG_ADDR  SYSCON_BASE_ADDR + 0x1D4
#define syscon_SCFG_hsuart0_REG_ADDR  SYSCON_BASE_ADDR + 0x1E0
#define syscon_SCFG_hsuart1_REG_ADDR  SYSCON_BASE_ADDR + 0x1E4
#define syscon_SCFG_trng_REG_ADDR  SYSCON_BASE_ADDR + 0x1E8
#define syscon_register61_REG_ADDR  SYSCON_BASE_ADDR + 0x200
#define syscon_register62_REG_ADDR  SYSCON_BASE_ADDR + 0x204
#define syscon_register63_REG_ADDR  SYSCON_BASE_ADDR + 0x208
#define syscon_register64_REG_ADDR  SYSCON_BASE_ADDR + 0x20C
#define syscon_register65_REG_ADDR  SYSCON_BASE_ADDR + 0x210
#define syscon_register66_REG_ADDR  SYSCON_BASE_ADDR + 0x214
#define syscon_register67_REG_ADDR  SYSCON_BASE_ADDR + 0x218
#define syscon_register68_REG_ADDR  SYSCON_BASE_ADDR + 0x21C
#define syscon_register69_REG_ADDR  SYSCON_BASE_ADDR + 0x220
#define syscon_register70_REG_ADDR  SYSCON_BASE_ADDR + 0x224
#define syscon_register71_REG_ADDR  SYSCON_BASE_ADDR + 0x228
#define syscon_register72_REG_ADDR  SYSCON_BASE_ADDR + 0x22C
#define syscon_register73_REG_ADDR  SYSCON_BASE_ADDR + 0x230
#define syscon_register74_REG_ADDR  SYSCON_BASE_ADDR + 0x234
#define syscon_register75_REG_ADDR  SYSCON_BASE_ADDR + 0x238
#define syscon_register76_REG_ADDR  SYSCON_BASE_ADDR + 0x23C
#define syscon_register77_REG_ADDR  SYSCON_BASE_ADDR + 0x240
#define syscon_register78_REG_ADDR  SYSCON_BASE_ADDR + 0x244
#define syscon_register79_REG_ADDR  SYSCON_BASE_ADDR + 0x248
#define syscon_register80_REG_ADDR  SYSCON_BASE_ADDR + 0x24C
#define syscon_register81_REG_ADDR  SYSCON_BASE_ADDR + 0x250
#define syscon_register82_REG_ADDR  SYSCON_BASE_ADDR + 0x254
#define syscon_register83_REG_ADDR  SYSCON_BASE_ADDR + 0x258
#define syscon_register84_REG_ADDR  SYSCON_BASE_ADDR + 0x25C
#define syscon_register85_REG_ADDR  SYSCON_BASE_ADDR + 0x260
#define syscon_register86_REG_ADDR  SYSCON_BASE_ADDR + 0x264
#define syscon_register87_REG_ADDR  SYSCON_BASE_ADDR + 0x268
#define syscon_register88_REG_ADDR  SYSCON_BASE_ADDR + 0x26C
#define syscon_register89_REG_ADDR  SYSCON_BASE_ADDR + 0x270
#define syscon_register90_REG_ADDR  SYSCON_BASE_ADDR + 0x274
#define syscon_register91_REG_ADDR  SYSCON_BASE_ADDR + 0x278
#define syscon_register92_REG_ADDR  SYSCON_BASE_ADDR + 0x27C
#define syscon_register93_REG_ADDR  SYSCON_BASE_ADDR + 0x280
#define syscon_register94_REG_ADDR  SYSCON_BASE_ADDR + 0x284
#define syscon_register95_REG_ADDR  SYSCON_BASE_ADDR + 0x288
#define syscon_register96_REG_ADDR  SYSCON_BASE_ADDR + 0x28C
#define syscon_register97_REG_ADDR  SYSCON_BASE_ADDR + 0x290
#define syscon_register98_REG_ADDR  SYSCON_BASE_ADDR + 0x294
#define syscon_register99_REG_ADDR  SYSCON_BASE_ADDR + 0x298
#define syscon_register100_REG_ADDR  SYSCON_BASE_ADDR + 0x29C
#define syscon_register101_REG_ADDR  SYSCON_BASE_ADDR + 0x2A0
#define syscon_register102_REG_ADDR  SYSCON_BASE_ADDR + 0x2A4
#define syscon_register103_REG_ADDR  SYSCON_BASE_ADDR + 0x2A8
#define syscon_register104_REG_ADDR  SYSCON_BASE_ADDR + 0x2AC
#define syscon_register105_REG_ADDR  SYSCON_BASE_ADDR + 0x2B0
#define syscon_register106_REG_ADDR  SYSCON_BASE_ADDR + 0x2B4
#define syscon_register107_REG_ADDR  SYSCON_BASE_ADDR + 0x2B8
#define syscon_register108_REG_ADDR  SYSCON_BASE_ADDR + 0x2BC
#define syscon_register109_REG_ADDR  SYSCON_BASE_ADDR + 0x2C0
#define syscon_register110_REG_ADDR  SYSCON_BASE_ADDR + 0x2C4
#define syscon_register111_REG_ADDR  SYSCON_BASE_ADDR + 0x2C8
#define syscon_register112_REG_ADDR  SYSCON_BASE_ADDR + 0x2CC
#define syscon_register113_REG_ADDR  SYSCON_BASE_ADDR + 0x2D0
#define syscon_register114_REG_ADDR  SYSCON_BASE_ADDR + 0x2D4
#define syscon_register115_REG_ADDR  SYSCON_BASE_ADDR + 0x2D8
#define syscon_register116_REG_ADDR  SYSCON_BASE_ADDR + 0x2DC
#define syscon_register117_REG_ADDR  SYSCON_BASE_ADDR + 0x2E0
#define syscon_register118_REG_ADDR  SYSCON_BASE_ADDR + 0x2E4
#define syscon_register119_REG_ADDR  SYSCON_BASE_ADDR + 0x2E8
#define syscon_register120_REG_ADDR  SYSCON_BASE_ADDR + 0x2EC
#define syscon_register121_REG_ADDR  SYSCON_BASE_ADDR + 0x2F0
#define syscon_register122_REG_ADDR  SYSCON_BASE_ADDR + 0x2F4
#define syscon_register123_REG_ADDR  SYSCON_BASE_ADDR + 0x2F8
#define syscon_register124_REG_ADDR  SYSCON_BASE_ADDR + 0x2FC
#define syscon_register125_REG_ADDR  SYSCON_BASE_ADDR + 0x300
#define syscon_register126_REG_ADDR  SYSCON_BASE_ADDR + 0x304
#define syscon_register127_REG_ADDR  SYSCON_BASE_ADDR + 0x308
#define syscon_register128_REG_ADDR  SYSCON_BASE_ADDR + 0x30C
#define syscon_register129_REG_ADDR  SYSCON_BASE_ADDR + 0x310
#define syscon_register130_REG_ADDR  SYSCON_BASE_ADDR + 0x314
#define syscon_register131_REG_ADDR  SYSCON_BASE_ADDR + 0x318
#define syscon_register132_REG_ADDR  SYSCON_BASE_ADDR + 0x31C
#define syscon_register133_REG_ADDR  SYSCON_BASE_ADDR + 0x320
#define syscon_register134_REG_ADDR  SYSCON_BASE_ADDR + 0x324
#define syscon_register135_REG_ADDR  SYSCON_BASE_ADDR + 0x328
#define syscon_register136_REG_ADDR  SYSCON_BASE_ADDR + 0x32C
#define syscon_register137_REG_ADDR  SYSCON_BASE_ADDR + 0x330
#define syscon_register138_REG_ADDR  SYSCON_BASE_ADDR + 0x334
#define syscon_register139_REG_ADDR  SYSCON_BASE_ADDR + 0x338
#define syscon_register140_REG_ADDR  SYSCON_BASE_ADDR + 0x33C
#define syscon_register141_REG_ADDR  SYSCON_BASE_ADDR + 0x340
#define syscon_register142_REG_ADDR  SYSCON_BASE_ADDR + 0x344
#define syscon_register143_REG_ADDR  SYSCON_BASE_ADDR + 0x348
#define syscon_register144_REG_ADDR  SYSCON_BASE_ADDR + 0x34C
#define syscon_register145_REG_ADDR  SYSCON_BASE_ADDR + 0x350
#define syscon_register146_REG_ADDR  SYSCON_BASE_ADDR + 0x354
#define syscon_register147_REG_ADDR  SYSCON_BASE_ADDR + 0x358
#define syscon_register148_REG_ADDR  SYSCON_BASE_ADDR + 0x35C
#define syscon_register149_REG_ADDR  SYSCON_BASE_ADDR + 0x360
#define syscon_register150_REG_ADDR  SYSCON_BASE_ADDR + 0x364
#define syscon_register151_REG_ADDR  SYSCON_BASE_ADDR + 0x368
#define syscon_register152_REG_ADDR  SYSCON_BASE_ADDR + 0x36C
#define syscon_register153_REG_ADDR  SYSCON_BASE_ADDR + 0x370
#define syscon_register154_REG_ADDR  SYSCON_BASE_ADDR + 0x374
#define syscon_register155_REG_ADDR  SYSCON_BASE_ADDR + 0x378
#define syscon_register156_REG_ADDR  SYSCON_BASE_ADDR + 0x37C
#define syscon_register157_REG_ADDR  SYSCON_BASE_ADDR + 0x380
#define syscon_register158_REG_ADDR  SYSCON_BASE_ADDR + 0x384
#define syscon_register159_REG_ADDR  SYSCON_BASE_ADDR + 0x388
#define syscon_register160_REG_ADDR  SYSCON_BASE_ADDR + 0x38C
#define syscon_register161_REG_ADDR  SYSCON_BASE_ADDR + 0x390
#define syscon_register162_REG_ADDR  SYSCON_BASE_ADDR + 0x394
#define syscon_register163_REG_ADDR  SYSCON_BASE_ADDR + 0x398
#define syscon_register164_REG_ADDR  SYSCON_BASE_ADDR + 0x39C
#define syscon_register165_REG_ADDR  SYSCON_BASE_ADDR + 0x3A0

#define _GET_SYSCON_REG_SCFG_u74_debug_ndreset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_u74_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_u74_debug_dmactive(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_u74_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_u74_halt_from_tile0(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_u74_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_u74_halt_from_tile1(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_u74_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_nbdla_globclk_ovr_on(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_nbdla_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_nbdla_globclk_ovr_on(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_nbdla_disable_clock_gating(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
	MA_OUTW(syscon_SCFG_nbdla_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_nbdla_disable_clock_gating(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_nbdla_direct_reset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<2); \
	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
	MA_OUTW(syscon_SCFG_nbdla_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_nbdla_direct_reset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_x_pd(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_x_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_SCFG_nbdla_pwrbus_ram_x_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_x_pd(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_x_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_a_pd(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_a_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_SCFG_nbdla_pwrbus_ram_a_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_a_pd(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_a_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_c_pd(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_c_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_SCFG_nbdla_pwrbus_ram_c_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_c_pd(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_c_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_o_pd(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_o_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_SCFG_nbdla_pwrbus_ram_o_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_o_pd(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_o_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_p_pd(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_p_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_SCFG_nbdla_pwrbus_ram_p_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_p_pd(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_p_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_SCFG_vp6_ctrl_RunStall(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_ctrl_RunStall(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_vp6_ctrl_StatVectorSel(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_ctrl_StatVectorSel(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_vp6_ctrl_OCDHaltOnReset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<2); \
	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_ctrl_OCDHaltOnReset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_vp6_ctrl_TrigIn_iDMA(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<3); \
	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_ctrl_TrigIn_iDMA(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_vp6_ctrl_BreakIn(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<4); \
	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_ctrl_BreakIn(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_vp6_ctrl_BreakOutAck(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<5); \
	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_ctrl_BreakOutAck(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 5; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_vp6_ctrl_NInvasive_DBGEN(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<6); \
	_ezchip_macro_read_value_ |= (v&0x1)<<6; \
	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_ctrl_NInvasive_DBGEN(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 6; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_vp6_ctrl_NNoninvasive_NIDEN(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<7); \
	_ezchip_macro_read_value_ |= (v&0x1)<<7; \
	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_ctrl_NNoninvasive_NIDEN(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 7; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_vp6_ctrl_SInvasive_SPIDEN(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<8); \
	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_ctrl_SInvasive_SPIDEN(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_vp6_ctrl_SNoninvasive_SPNIDEN(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<9); \
	_ezchip_macro_read_value_ |= (v&0x1)<<9; \
	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_ctrl_SNoninvasive_SPNIDEN(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 9; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_vp6_ctrl_PBCLKEN(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<10); \
	_ezchip_macro_read_value_ |= (v&0x1)<<10; \
	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_ctrl_PBCLKEN(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 10; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_vp6_PRID(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFF); \
	MA_OUTW(syscon_SCFG_vp6_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_PRID(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xffff;\
}

#define _GET_SYSCON_REG_SCFG_vp6_status_PWaitMode(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_vp6_status_DoubleExceptionError(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_vp6_status_PFatalInfoValid(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_vp6_status_PFatalError(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_vp6_status_ArithmeticException(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_vp6_status_debug_mode(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 5; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_vp6_status_XOCDMode(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 6; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_vp6_status_TrigOut_iDMA(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 7; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_vp6_status_BreakInAck(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_vp6_status_BreakOut(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 9; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_vp6_Pfatal_PFatalInfo(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_Pfatal_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_SCFG_vp6_rstVec_AltResetVec(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_rstVec_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_SCFG_vp6_rstVec_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_rstVec_AltResetVec(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_rstVec_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_SCFG_vp6_PSO_PsoExternalProcWakeup(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_vp6_PSO_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_PSO_PsoExternalProcWakeup(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_vp6_PSO_PsoExternalMemWakeup(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
	MA_OUTW(syscon_SCFG_vp6_PSO_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_PSO_PsoExternalMemWakeup(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_vp6_PSO_PsoExternalDebugWakeup(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<2); \
	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
	MA_OUTW(syscon_SCFG_vp6_PSO_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_PSO_PsoExternalDebugWakeup(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_vp6_PSO_PcmReset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<3); \
	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
	MA_OUTW(syscon_SCFG_vp6_PSO_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_PSO_PcmReset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_vp6_PSO_PsoShutProcOffOnPWait(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_vp6_PSO_PsoDomainOffMem(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR) >> 5; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_vp6_PSO_PsoDomainoffDebug(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR) >> 6; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_vp6_PSO_PsoDomainOffProc(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR) >> 7; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_jpegc_cur_inst_a(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_jpegc_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x3;\
}

#define _GET_SYSCON_REG_SCFG_wave511_vpu_idle(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave511_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_wave521_vpu_idle(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave521_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_gc300_csys_req(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_gc300_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_gc300_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_gc300_csys_req(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gc300_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_gc300_cactive(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gc300_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_gc300_csys_ack(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gc300_REG_ADDR) >> 5; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_gc300_debug_out(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gc300_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_cmsensor_rst0(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_cmsensor_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_cmsensor_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_cmsensor_rst0(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_cmsensor_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_cmsensor_rst1(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_cmsensor_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
	MA_OUTW(syscon_SCFG_cmsensor_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_cmsensor_rst1(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_cmsensor_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_vp6_mst_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_mst_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_SCFG_vp6_mst_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_mst_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_mst_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_SCFG_vp6_slv_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_slv_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_SCFG_vp6_slv_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_slv_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_slv_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_SCFG_vp6_addr_sys_offset_high(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_addr_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3FF); \
	_ezchip_macro_read_value_ |= (v&0x3FF); \
	MA_OUTW(syscon_SCFG_vp6_addr_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_addr_sys_offset_high(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_addr_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x3ff;\
}

#define _SET_SYSCON_REG_SCFG_vp6_addr_idma_offset_high(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_addr_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3FF<<12); \
	_ezchip_macro_read_value_ |= (v&0x3FF)<<12; \
	MA_OUTW(syscon_SCFG_vp6_addr_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_addr_idma_offset_high(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_addr_REG_ADDR) >> 12; \
	_ezchip_macro_read_value_ &= 0x3ff;\
}

#define _SET_SYSCON_REG_SCFG_vp6_addr_sys_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_addr_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<24); \
	_ezchip_macro_read_value_ |= (v&0xF)<<24; \
	MA_OUTW(syscon_SCFG_vp6_addr_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_addr_sys_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_addr_REG_ADDR) >> 24; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_vp6_addr_idma_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_addr_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<28); \
	_ezchip_macro_read_value_ |= (v&0xF)<<28; \
	MA_OUTW(syscon_SCFG_vp6_addr_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6_addr_idma_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_addr_REG_ADDR) >> 28; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_nne0_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne0_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_nne0_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_nne0_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne0_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_nne0_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne0_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
	MA_OUTW(syscon_SCFG_nne0_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_nne0_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne0_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x3ff;\
}

#define _SET_SYSCON_REG_SCFG_nne0_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne0_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<16); \
	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
	MA_OUTW(syscon_SCFG_nne0_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_nne0_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne0_remap_REG_ADDR) >> 16; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_nne1_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne1_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_nne1_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_nne1_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne1_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_nne1_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne1_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
	MA_OUTW(syscon_SCFG_nne1_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_nne1_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne1_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x3ff;\
}

#define _SET_SYSCON_REG_SCFG_nne1_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne1_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<16); \
	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
	MA_OUTW(syscon_SCFG_nne1_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_nne1_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne1_remap_REG_ADDR) >> 16; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_nne2_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne2_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_nne2_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_nne2_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne2_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_nne2_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne2_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
	MA_OUTW(syscon_SCFG_nne2_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_nne2_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne2_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x3ff;\
}

#define _SET_SYSCON_REG_SCFG_nne2_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne2_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<16); \
	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
	MA_OUTW(syscon_SCFG_nne2_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_nne2_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne2_remap_REG_ADDR) >> 16; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_disp0_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp0_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_disp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_disp0_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp0_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_disp0_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp0_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
	MA_OUTW(syscon_SCFG_disp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_disp0_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp0_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_disp0_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp0_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<12); \
	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
	MA_OUTW(syscon_SCFG_disp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_disp0_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp0_remap_REG_ADDR) >> 12; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_disp1_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp1_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_disp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_disp1_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp1_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_disp1_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp1_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
	MA_OUTW(syscon_SCFG_disp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_disp1_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp1_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_disp1_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp1_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<12); \
	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
	MA_OUTW(syscon_SCFG_disp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_disp1_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp1_remap_REG_ADDR) >> 12; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_jpegc_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_jpegc_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_jpegc_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_jpegc_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_jpegc_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_jpegc_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_jpegc_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
	MA_OUTW(syscon_SCFG_jpegc_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_jpegc_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_jpegc_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_jpegc_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_jpegc_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<12); \
	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
	MA_OUTW(syscon_SCFG_jpegc_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_jpegc_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_jpegc_remap_REG_ADDR) >> 12; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_wave511_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave511_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_wave511_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_wave511_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave511_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_wave511_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave511_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
	MA_OUTW(syscon_SCFG_wave511_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_wave511_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave511_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x3ff;\
}

#define _SET_SYSCON_REG_SCFG_wave511_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave511_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<16); \
	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
	MA_OUTW(syscon_SCFG_wave511_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_wave511_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave511_remap_REG_ADDR) >> 16; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_wave521_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave521_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_wave521_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_wave521_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave521_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_wave521_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave521_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
	MA_OUTW(syscon_SCFG_wave521_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_wave521_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave521_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x3ff;\
}

#define _SET_SYSCON_REG_SCFG_wave521_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave521_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<16); \
	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
	MA_OUTW(syscon_SCFG_wave521_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_wave521_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave521_remap_REG_ADDR) >> 16; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_isp0_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp0_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_isp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_isp0_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp0_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_isp0_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp0_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
	MA_OUTW(syscon_SCFG_isp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_isp0_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp0_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x3ff;\
}

#define _SET_SYSCON_REG_SCFG_isp0_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp0_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<16); \
	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
	MA_OUTW(syscon_SCFG_isp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_isp0_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp0_remap_REG_ADDR) >> 16; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_isp1_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp1_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_isp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_isp1_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp1_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_isp1_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp1_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
	MA_OUTW(syscon_SCFG_isp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_isp1_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp1_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x3ff;\
}

#define _SET_SYSCON_REG_SCFG_isp1_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp1_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<16); \
	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
	MA_OUTW(syscon_SCFG_isp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_isp1_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp1_remap_REG_ADDR) >> 16; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_isp2_remap_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp2_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_isp2_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_isp2_remap_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp2_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_isp2_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp2_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
	MA_OUTW(syscon_SCFG_isp2_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_isp2_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp2_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x3ff;\
}

#define _SET_SYSCON_REG_SCFG_isp2_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp2_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<16); \
	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
	MA_OUTW(syscon_SCFG_isp2_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_isp2_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp2_remap_REG_ADDR) >> 16; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_isp3_remap_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp3_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_isp3_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_isp3_remap_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp3_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_isp3_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp3_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
	MA_OUTW(syscon_SCFG_isp3_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_isp3_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp3_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x3ff;\
}

#define _SET_SYSCON_REG_SCFG_isp3_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp3_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<16); \
	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
	MA_OUTW(syscon_SCFG_isp3_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_isp3_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp3_remap_REG_ADDR) >> 16; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_vin_remap_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vin_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_vin_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vin_remap_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vin_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_vin_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vin_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
	MA_OUTW(syscon_SCFG_vin_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vin_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vin_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x3ff;\
}

#define _SET_SYSCON_REG_SCFG_vin_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vin_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<16); \
	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
	MA_OUTW(syscon_SCFG_vin_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vin_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vin_remap_REG_ADDR) >> 16; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_gmac_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_gmac_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_gmac_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_gmac_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
	MA_OUTW(syscon_SCFG_gmac_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_gmac_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_gmac_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<12); \
	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
	MA_OUTW(syscon_SCFG_gmac_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_gmac_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_remap_REG_ADDR) >> 12; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_sdio0_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_sdio0_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_sdio0_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_sdio0_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
	MA_OUTW(syscon_SCFG_sdio0_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_sdio0_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_sdio0_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<12); \
	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
	MA_OUTW(syscon_SCFG_sdio0_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_sdio0_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_remap_REG_ADDR) >> 12; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_sdio1_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_sdio1_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_sdio1_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_sdio1_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
	MA_OUTW(syscon_SCFG_sdio1_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_sdio1_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_sdio1_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<12); \
	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
	MA_OUTW(syscon_SCFG_sdio1_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_sdio1_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_remap_REG_ADDR) >> 12; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_spi2ahb_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_spi2ahb_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_spi2ahb_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_spi2ahb_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFF<<4); \
	_ezchip_macro_read_value_ |= (v&0xFFF)<<4; \
	MA_OUTW(syscon_SCFG_spi2ahb_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_spi2ahb_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0xfff;\
}

#define _SET_SYSCON_REG_SCFG_spi2ahb_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<16); \
	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
	MA_OUTW(syscon_SCFG_spi2ahb_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_spi2ahb_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_remap_REG_ADDR) >> 16; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_ezmst_remap_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_ezmst_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_ezmst_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_ezmst_remap_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_ezmst_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_ezmst_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_ezmst_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
	MA_OUTW(syscon_SCFG_ezmst_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_ezmst_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_ezmst_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x3ff;\
}

#define _SET_SYSCON_REG_SCFG_ezmst_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_ezmst_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<16); \
	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
	MA_OUTW(syscon_SCFG_ezmst_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_ezmst_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_ezmst_remap_REG_ADDR) >> 16; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_usb_remap_en(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_usb_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_usb_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_usb_remap_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_usb_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_usb_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_usb_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
	MA_OUTW(syscon_SCFG_usb_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_usb_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_usb_remap_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x3ff;\
}

#define _SET_SYSCON_REG_SCFG_usb_remap_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_usb_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<16); \
	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
	MA_OUTW(syscon_SCFG_usb_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_usb_remap_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_usb_remap_REG_ADDR) >> 16; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_hifi4_mst_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_mst_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_SCFG_hifi4_mst_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_hifi4_mst_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_mst_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_SCFG_hifi4_slv_remap_addr_offset(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_slv_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_SCFG_hifi4_slv_remap_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_hifi4_slv_remap_addr_offset(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_slv_remap_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_SCFG_hifi4_addr_sys_high_8bit(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_addr_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF); \
	_ezchip_macro_read_value_ |= (v&0xFF); \
	MA_OUTW(syscon_SCFG_hifi4_addr_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_hifi4_addr_sys_high_8bit(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_addr_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_hifi4_addr_idma_high_10bit(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_addr_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
	MA_OUTW(syscon_SCFG_hifi4_addr_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_hifi4_addr_idma_high_10bit(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_addr_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_hifi4_addr_sys_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_addr_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<16); \
	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
	MA_OUTW(syscon_SCFG_hifi4_addr_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_hifi4_addr_sys_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_addr_REG_ADDR) >> 16; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_hifi4_addr_idma_start_point(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_addr_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xF<<20); \
	_ezchip_macro_read_value_ |= (v&0xF)<<20; \
	MA_OUTW(syscon_SCFG_hifi4_addr_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_hifi4_addr_idma_start_point(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_addr_REG_ADDR) >> 20; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _SET_SYSCON_REG_SCFG_qspi_sram_config(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_qspi_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF); \
	_ezchip_macro_read_value_ |= (v&0xFF); \
	MA_OUTW(syscon_SCFG_qspi_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_qspi_sram_config(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_qspi_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_intmem01_sram0_config(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_intmem01_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF); \
	_ezchip_macro_read_value_ |= (v&0xFF); \
	MA_OUTW(syscon_SCFG_intmem01_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_intmem01_sram0_config(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_intmem01_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_intmem01_sram1_config(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_intmem01_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
	MA_OUTW(syscon_SCFG_intmem01_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_intmem01_sram1_config(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_intmem01_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_intmem23_sram2_config(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_intmem23_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF); \
	_ezchip_macro_read_value_ |= (v&0xFF); \
	MA_OUTW(syscon_SCFG_intmem23_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_intmem23_sram2_config(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_intmem23_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_intmem23_sram3_config(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_intmem23_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
	MA_OUTW(syscon_SCFG_intmem23_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_intmem23_sram3_config(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_intmem23_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_bootrom_config(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_bootrom_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF); \
	_ezchip_macro_read_value_ |= (v&0xFF); \
	MA_OUTW(syscon_SCFG_bootrom_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_bootrom_config(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_bootrom_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_vp6intc1_src1_0_int(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6intc1_src1_0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3FF); \
	_ezchip_macro_read_value_ |= (v&0x3FF); \
	MA_OUTW(syscon_SCFG_vp6intc1_src1_0_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6intc1_src1_0_int(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6intc1_src1_0_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x3ff;\
}

#define _SET_SYSCON_REG_SCFG_vp6intc1_src1_1_int(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6intc1_src1_1_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3FF<<10); \
	_ezchip_macro_read_value_ |= (v&0x3FF)<<10; \
	MA_OUTW(syscon_SCFG_vp6intc1_src1_1_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6intc1_src1_1_int(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6intc1_src1_1_REG_ADDR) >> 10; \
	_ezchip_macro_read_value_ &= 0x3ff;\
}

#define _SET_SYSCON_REG_SCFG_vp6intc1_src1_2_int(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6intc1_src1_2_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFF<<20); \
	_ezchip_macro_read_value_ |= (v&0xFFF)<<20; \
	MA_OUTW(syscon_SCFG_vp6intc1_src1_2_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_vp6intc1_src1_2_int(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6intc1_src1_2_REG_ADDR) >> 20; \
	_ezchip_macro_read_value_ &= 0xfff;\
}

#define _SET_SYSCON_REG_SCFG_dma1p2p_sel(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_dma1p2p_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_SCFG_dma1p2p_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_dma1p2p_sel(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_dma1p2p_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_SCFG_dmaezMst_sel(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_dmaezMst_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_SCFG_dmaezMst_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_dmaezMst_sel(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_dmaezMst_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _GET_SYSCON_REG_SCFG_gmac_speed(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x3;\
}

#define _GET_SYSCON_REG_SCFG_gmac_tx_ckg_ctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_gmac_phy_intf_sel(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x7<<4); \
	_ezchip_macro_read_value_ |= (v&0x7)<<4; \
	MA_OUTW(syscon_SCFG_gmac_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_gmac_phy_intf_sel(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x7;\
}

#define _SET_SYSCON_REG_SCFG_gmac_phy_rstn(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<7); \
	_ezchip_macro_read_value_ |= (v&0x1)<<7; \
	MA_OUTW(syscon_SCFG_gmac_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_gmac_phy_rstn(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_REG_ADDR) >> 7; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_gmac_sram_config(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
	MA_OUTW(syscon_SCFG_gmac_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_gmac_sram_config(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_sdio0_hbig_endian(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_sdio0_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_sdio0_hbig_endian(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_sdio0_m_hbig_endian(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
	MA_OUTW(syscon_SCFG_sdio0_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_sdio0_m_hbig_endian(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_sdio0_sram_config(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
	MA_OUTW(syscon_SCFG_sdio0_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_sdio0_sram_config(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_sdio1_hbig_endian(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_SCFG_sdio1_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_sdio1_hbig_endian(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_sdio1_m_hbig_endian(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
	MA_OUTW(syscon_SCFG_sdio1_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_sdio1_m_hbig_endian(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_sdio1_sram_config(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
	MA_OUTW(syscon_SCFG_sdio1_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_sdio1_sram_config(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_spi2ahb_spi2ahb_mode(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3); \
	_ezchip_macro_read_value_ |= (v&0x3); \
	MA_OUTW(syscon_SCFG_spi2ahb_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_spi2ahb_spi2ahb_mode(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x3;\
}

#define _GET_SYSCON_REG_SCFG_spi2ahb_spi2ahb_sleep(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_SCFG_ezmst_sram_config(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_ezmst_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF); \
	_ezchip_macro_read_value_ |= (v&0xFF); \
	MA_OUTW(syscon_SCFG_ezmst_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_ezmst_sram_config(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_ezmst_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_sec_sram_config(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sec_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF); \
	_ezchip_macro_read_value_ |= (v&0xFF); \
	MA_OUTW(syscon_SCFG_sec_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_sec_sram_config(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sec_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_hsuart0_sram_config(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_hsuart0_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF); \
	_ezchip_macro_read_value_ |= (v&0xFF); \
	MA_OUTW(syscon_SCFG_hsuart0_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_hsuart0_sram_config(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_hsuart0_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _SET_SYSCON_REG_SCFG_hsuart1_sram_config(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_hsuart1_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFF); \
	_ezchip_macro_read_value_ |= (v&0xFF); \
	MA_OUTW(syscon_SCFG_hsuart1_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_SCFG_hsuart1_sram_config(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_hsuart1_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _GET_SYSCON_REG_SCFG_trng_secure_mode(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_trng_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_SCFG_trng_nonce_mode(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_trng_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register61_oic_evemon_0_start(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register61_oic_evemon_0_start(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register61_oic_evemon_1_start(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register61_oic_evemon_1_start(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register61_oic_evemon_2_start(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<2); \
	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register61_oic_evemon_2_start(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register61_oic_evemon_3_start(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<3); \
	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register61_oic_evemon_3_start(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register61_oic_evemon_4_start(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<4); \
	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register61_oic_evemon_4_start(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register61_oic_evemon_5_start(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<5); \
	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register61_oic_evemon_5_start(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 5; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register61_oic_evemon_6_start(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<6); \
	_ezchip_macro_read_value_ |= (v&0x1)<<6; \
	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register61_oic_evemon_6_start(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 6; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register61_oic_evemon_7_start(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<7); \
	_ezchip_macro_read_value_ |= (v&0x1)<<7; \
	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register61_oic_evemon_7_start(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 7; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register61_oic_evemon_8_start(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<8); \
	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register61_oic_evemon_8_start(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register61_oic_evemon_9_start(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<9); \
	_ezchip_macro_read_value_ |= (v&0x1)<<9; \
	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register61_oic_evemon_9_start(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 9; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register61_oic_evemon_10_start(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<10); \
	_ezchip_macro_read_value_ |= (v&0x1)<<10; \
	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register61_oic_evemon_10_start(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 10; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register61_oic_evemon_11_start(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<11); \
	_ezchip_macro_read_value_ |= (v&0x1)<<11; \
	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register61_oic_evemon_11_start(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 11; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register61_oic_evemon_12_start(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<12); \
	_ezchip_macro_read_value_ |= (v&0x1)<<12; \
	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register61_oic_evemon_12_start(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 12; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register61_oic_evemon_13_start(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<13); \
	_ezchip_macro_read_value_ |= (v&0x1)<<13; \
	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register61_oic_evemon_13_start(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 13; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register61_oic_evemon_14_start(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<14); \
	_ezchip_macro_read_value_ |= (v&0x1)<<14; \
	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register61_oic_evemon_14_start(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 14; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register61_oic_evemon_15_start(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<15); \
	_ezchip_macro_read_value_ |= (v&0x1)<<15; \
	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register61_oic_evemon_15_start(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 15; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register62_oic_evemon_0_trigger(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register62_oic_evemon_1_trigger(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register62_oic_evemon_2_trigger(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register62_oic_evemon_3_trigger(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register62_oic_evemon_4_trigger(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register62_oic_evemon_5_trigger(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 5; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register62_oic_evemon_6_trigger(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 6; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register62_oic_evemon_7_trigger(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 7; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register62_oic_evemon_8_trigger(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register62_oic_evemon_9_trigger(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 9; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register62_oic_evemon_10_trigger(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 10; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register62_oic_evemon_11_trigger(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 11; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register62_oic_evemon_12_trigger(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 12; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register62_oic_evemon_13_trigger(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 13; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register62_oic_evemon_14_trigger(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 14; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register62_oic_evemon_15_trigger(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 15; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register63_oic_preq(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register63_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_register63_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register63_oic_preq(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register63_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register63_oic_pstate(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register63_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1F<<4); \
	_ezchip_macro_read_value_ |= (v&0x1F)<<4; \
	MA_OUTW(syscon_register63_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register63_oic_pstate(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register63_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1f;\
}

#define _GET_SYSCON_REG_register63_oic_interrupts(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register63_REG_ADDR) >> 12; \
	_ezchip_macro_read_value_ &= 0xf;\
}

#define _GET_SYSCON_REG_register63_oic_paccept(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register63_REG_ADDR) >> 16; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register63_oic_pdeny(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register63_REG_ADDR) >> 17; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register63_oic_pactive(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register63_REG_ADDR) >> 20; \
	_ezchip_macro_read_value_ &= 0x3ff;\
}

#define _SET_SYSCON_REG_register64_oic_qch_clock_stop_threshold_0(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register64_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register64_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register64_oic_qch_clock_stop_threshold_0(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register64_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register65_oic_qch_clock_stop_threshold_1(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register65_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register65_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register65_oic_qch_clock_stop_threshold_1(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register65_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register66_oic_qch_clock_stop_threshold_2(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register66_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register66_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register66_oic_qch_clock_stop_threshold_2(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register66_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register67_oic_qch_clock_stop_threshold_3(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register67_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register67_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register67_oic_qch_clock_stop_threshold_3(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register67_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register68_oic_qch_clock_stop_threshold_4(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register68_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register68_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register68_oic_qch_clock_stop_threshold_4(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register68_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register69_oic_qch_clock_stop_threshold_5(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register69_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register69_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register69_oic_qch_clock_stop_threshold_5(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register69_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register70_oic_qch_clock_stop_threshold_6(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register70_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register70_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register70_oic_qch_clock_stop_threshold_6(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register70_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register71_oic_qch_clock_stop_threshold_7(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register71_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register71_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register71_oic_qch_clock_stop_threshold_7(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register71_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register72_oic_qch_clock_stop_threshold_9(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register72_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register72_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register72_oic_qch_clock_stop_threshold_9(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register72_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_0(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_0(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_1(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_1(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_2(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<2); \
	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_2(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_3(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<3); \
	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_3(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_4(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<4); \
	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_4(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_5(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<5); \
	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_5(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 5; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_6(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<6); \
	_ezchip_macro_read_value_ |= (v&0x1)<<6; \
	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_6(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 6; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_7(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<7); \
	_ezchip_macro_read_value_ |= (v&0x1)<<7; \
	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_7(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 7; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_8(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<8); \
	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_8(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_9(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<9); \
	_ezchip_macro_read_value_ |= (v&0x1)<<9; \
	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_9(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 9; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_10(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<10); \
	_ezchip_macro_read_value_ |= (v&0x1)<<10; \
	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_10(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 10; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_11(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<11); \
	_ezchip_macro_read_value_ |= (v&0x1)<<11; \
	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_11(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 11; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_12(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<12); \
	_ezchip_macro_read_value_ |= (v&0x1)<<12; \
	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_12(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 12; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register74_oic_qch_clock_stop_threshold_7(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register74_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register74_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register74_oic_qch_clock_stop_threshold_7(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register74_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _GET_SYSCON_REG_register75_ddrc0_paccept(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register75_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register75_ddrc0_pactive(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register75_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register75_ddrc0_pdeny(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register75_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register75_ddrc1_paccept(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register75_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register75_ddrc1_pactive(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register75_REG_ADDR) >> 5; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register75_ddrc1_pdeny(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register75_REG_ADDR) >> 6; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register76_ddrc0_preq(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register76_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_register76_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register76_ddrc0_preq(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register76_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register76_ddrc0_pstate(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register76_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x7<<4); \
	_ezchip_macro_read_value_ |= (v&0x7)<<4; \
	MA_OUTW(syscon_register76_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register76_ddrc0_pstate(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register76_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x7;\
}

#define _SET_SYSCON_REG_register76_ddrc1_preq(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register76_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<8); \
	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
	MA_OUTW(syscon_register76_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register76_ddrc1_preq(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register76_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register76_ddrc1_pstate(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register76_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x7<<9); \
	_ezchip_macro_read_value_ |= (v&0x7)<<9; \
	MA_OUTW(syscon_register76_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register76_ddrc1_pstate(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register76_REG_ADDR) >> 9; \
	_ezchip_macro_read_value_ &= 0x7;\
}

#define _SET_SYSCON_REG_register77_CLOCK_GATING_OFF(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register77_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_register77_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register77_CLOCK_GATING_OFF(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register77_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register78_CC_EN(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register78_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_register78_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register78_CC_EN(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register78_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register78_CC_HOST_EN(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register78_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
	MA_OUTW(syscon_register78_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register78_CC_HOST_EN(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register78_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register79_CC_EN_A(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register79_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register79_CC_HOST_EN_A(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register79_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register80_CC_RP_0D9_EN(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register80_CC_RP_0D9_EN(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register80_CC_RP_1D5_EN(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register80_CC_RP_1D5_EN(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register80_CC_RP_3D0_EN(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<2); \
	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register80_CC_RP_3D0_EN(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register80_LFPSRX_EN(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<3); \
	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register80_LFPSRX_EN(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register80_LPM_ALIVE(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<4); \
	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register80_LPM_ALIVE(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register80_LS_EN(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<5); \
	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register80_LS_EN(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 5; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register80_PIPE_DataBusWidth(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3<<6); \
	_ezchip_macro_read_value_ |= (v&0x3)<<6; \
	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register80_PIPE_DataBusWidth(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 6; \
	_ezchip_macro_read_value_ &= 0x3;\
}

#define _SET_SYSCON_REG_register80_PLL_EN(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<8); \
	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register80_PLL_EN(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register80_SourceSync(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<9); \
	_ezchip_macro_read_value_ |= (v&0x1)<<9; \
	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register80_SourceSync(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 9; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register80_U3_EQ_EN(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<10); \
	_ezchip_macro_read_value_ |= (v&0x1)<<10; \
	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register80_U3_EQ_EN(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 10; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register80_U3_HOST_PHY(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<11); \
	_ezchip_macro_read_value_ |= (v&0x1)<<11; \
	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register80_U3_HOST_PHY(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 11; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register80_U3_SSCG_ON(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<12); \
	_ezchip_macro_read_value_ |= (v&0x1)<<12; \
	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register80_U3_SSCG_ON(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 12; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register80_U3_SSRX_SEL(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<13); \
	_ezchip_macro_read_value_ |= (v&0x1)<<13; \
	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register80_U3_SSRX_SEL(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 13; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register80_U3_SSTX_SEL(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<14); \
	_ezchip_macro_read_value_ |= (v&0x1)<<14; \
	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register80_U3_SSTX_SEL(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 14; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register80_UTMI_DATABUS16_8(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<15); \
	_ezchip_macro_read_value_ |= (v&0x1)<<15; \
	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register80_UTMI_DATABUS16_8(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 15; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register80_UTMI_VCONTROLLOADM(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<16); \
	_ezchip_macro_read_value_ |= (v&0x1)<<16; \
	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register80_UTMI_VCONTROLLOADM(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 16; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register80_VCONTROL(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3F<<17); \
	_ezchip_macro_read_value_ |= (v&0x3F)<<17; \
	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register80_VCONTROL(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 17; \
	_ezchip_macro_read_value_ &= 0x3f;\
}

#define _GET_SYSCON_REG_register81_CC_REF_OPT0_A(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register81_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register81_CC_REF_OPT1_A(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register81_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register81_CC_REF_OPT2_A(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register81_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register81_CC_OPT_HYS_A(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register81_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register81_CC_RP_0D9_EN_A(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register81_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register81_CC_RP_1D5_EN_A(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register81_REG_ADDR) >> 5; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register81_CC_RP_3D0_EN_A(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register81_REG_ADDR) >> 6; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register82_adp_probe_ana(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register82_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_register82_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register82_adp_probe_ana(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register82_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register82_adp_sense_ana(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register82_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
	MA_OUTW(syscon_register82_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register82_adp_sense_ana(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register82_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register83_adp_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register83_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register83_adp_probe_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register83_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register83_adp_sense_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register83_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register83_adp_sink_current_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register83_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register83_adp_source_current_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register83_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register84_aux_app_clk_125_valid(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_register84_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register84_aux_app_clk_125_valid(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register84_dcd_comp_sts(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
	MA_OUTW(syscon_register84_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register84_dcd_comp_sts(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register84_debug_sel(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<2); \
	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
	MA_OUTW(syscon_register84_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register84_debug_sel(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register84_dm_vdat_ref_comp_sts(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<3); \
	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
	MA_OUTW(syscon_register84_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register84_dm_vdat_ref_comp_sts(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register84_dm_vlgc_comp_sts(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<4); \
	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
	MA_OUTW(syscon_register84_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register84_dm_vlgc_comp_sts(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register84_dp_vdat_ref_comp_sts(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<5); \
	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
	MA_OUTW(syscon_register84_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register84_dp_vdat_ref_comp_sts(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR) >> 5; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register84_host_system_err(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<6); \
	_ezchip_macro_read_value_ |= (v&0x1)<<6; \
	MA_OUTW(syscon_register84_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register84_host_system_err(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR) >> 6; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register85_armmusid_m(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _GET_SYSCON_REG_register85_aux_app_clk_125_req(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register85_awmmusid_m(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 9; \
	_ezchip_macro_read_value_ &= 0xff;\
}

#define _GET_SYSCON_REG_register85_bc_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 17; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register85_debug_out(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 18; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register85_dm_vdat_ref_comp_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 19; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register85_dm_vlgc_comp_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 20; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register85_dp_vdat_ref_comp_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 21; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register85_drive_vbus(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 22; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register85_hsystem_err_ext(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 23; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register85_idm_sink_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 24; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register85_idp_sink_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 25; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register85_idp_src_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 26; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register86_idp_sink_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register86_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register87_lpm_clk_valid(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_register87_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register87_lpm_clk_valid(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register87_ltm_host_req_halt(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
	MA_OUTW(syscon_register87_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register87_ltm_host_req_halt(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register87_mdctrl_clk_sel(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<2); \
	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
	MA_OUTW(syscon_register87_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register87_mdctrl_clk_sel(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register87_mode_strap(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x7<<3); \
	_ezchip_macro_read_value_ |= (v&0x7)<<3; \
	MA_OUTW(syscon_register87_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register87_mode_strap(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x7;\
}

#define _SET_SYSCON_REG_register87_overcurrent_n(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<6); \
	_ezchip_macro_read_value_ |= (v&0x1)<<6; \
	MA_OUTW(syscon_register87_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register87_overcurrent_n(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR) >> 6; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register88_lowest_belt(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register88_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xfff;\
}

#define _GET_SYSCON_REG_register88_lpm_clk_req(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register88_REG_ADDR) >> 12; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register88_ltm_host_req(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register88_REG_ADDR) >> 13; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register88_mdctrl_clk_status(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register88_REG_ADDR) >> 14; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register89_rid_a_comp_sts(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register89_rid_a_comp_sts(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register89_rid_b_comp_sts(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register89_rid_b_comp_sts(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register89_rid_c_comp_sts(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<2); \
	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register89_rid_c_comp_sts(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register89_rid_float_comp_sts(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<3); \
	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register89_rid_float_comp_sts(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register89_rid_gnd_comp_sts(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<4); \
	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register89_rid_gnd_comp_sts(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register89_scanen_cg(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<5); \
	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register89_scanen_cg(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR) >> 5; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register89_stb_clk_predft(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<6); \
	_ezchip_macro_read_value_ |= (v&0x1)<<6; \
	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register89_stb_clk_predft(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR) >> 6; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register89_usbdev_main_power_off_req(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<7); \
	_ezchip_macro_read_value_ |= (v&0x1)<<7; \
	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register89_usbdev_main_power_off_req(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR) >> 7; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register89_usbdev_main_power_on_valid(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<8); \
	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register89_usbdev_main_power_on_valid(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register90_rid_float_comp_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register90_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register90_rid_nonfloat_comp_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register90_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register90_sof(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register90_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register90_usbdev_main_power_off_ack(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register90_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register90_usbdev_main_power_off_ready(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register90_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register90_usbdev_main_power_on_ready(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register90_REG_ADDR) >> 5; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register90_usbdev_main_power_on_req(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register90_REG_ADDR) >> 6; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register91_usbdev_power_off_req(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register91_usbdev_power_off_req(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register91_usbdev_power_on_valid(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register91_usbdev_power_on_valid(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register91_utmi_iddig(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<2); \
	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register91_utmi_iddig(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register91_utmi_sessvld(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<3); \
	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register91_utmi_sessvld(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register91_utmi_vbusvalid(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<4); \
	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register91_utmi_vbusvalid(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register91_wakeup(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<5); \
	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register91_wakeup(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 5; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register91_xhc_d0_req(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<6); \
	_ezchip_macro_read_value_ |= (v&0x1)<<6; \
	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register91_xhc_d0_req(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 6; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register91_xhci_debug_sel(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1F<<7); \
	_ezchip_macro_read_value_ |= (v&0x1F)<<7; \
	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register91_xhci_debug_sel(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 7; \
	_ezchip_macro_read_value_ &= 0x1f;\
}

#define _SET_SYSCON_REG_register91_xhci_main_power_off_req(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<12); \
	_ezchip_macro_read_value_ |= (v&0x1)<<12; \
	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register91_xhci_main_power_off_req(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 12; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register91_xhci_main_power_on_valid(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<13); \
	_ezchip_macro_read_value_ |= (v&0x1)<<13; \
	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register91_xhci_main_power_on_valid(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 13; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register91_xhci_power_off_req(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<14); \
	_ezchip_macro_read_value_ |= (v&0x1)<<14; \
	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register91_xhci_power_off_req(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 14; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register92_usbdev_power_off_ack(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register92_usbdev_power_off_ready(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register92_usbdev_power_on_ready(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register92_usbdev_power_on_req(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register92_utmi_idpullup(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register92_utmi_sleepm(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR) >> 5; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register92_vdm_src_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR) >> 6; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register92_vdp_src_en(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR) >> 7; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register92_xhc_d0_ack(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR) >> 8; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register93_xhci_debug_bus(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register93_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _GET_SYSCON_REG_register94_xhci_debug_link_state(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register94_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x7fffffff;\
}

#define _GET_SYSCON_REG_register94_xhci_main_power_off_ack(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register94_REG_ADDR) >> 31; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register95_xhci_main_power_on_ready(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register95_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register95_xhci_main_power_on_req(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register95_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register95_xhci_power_off_ack(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register95_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register95_xhci_power_off_ready(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register95_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register95_xhci_power_on_ready(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register95_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register96_xhci_power_on_valid(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register96_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_register96_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register96_xhci_power_on_valid(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register96_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register97_xhci_power_on_req(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register97_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register98_IDPAD_EN(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register98_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_register98_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register98_IDPAD_EN(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register98_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register98_OSCOUTEN(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register98_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
	MA_OUTW(syscon_register98_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register98_OSCOUTEN(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register98_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register98_OUTCLKSEL(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register98_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<2); \
	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
	MA_OUTW(syscon_register98_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register98_OUTCLKSEL(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register98_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register99_ICC_10U_0(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register99_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register99_ICC_10U_1(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register99_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register99_ICC_90U_0(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register99_REG_ADDR) >> 2; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register99_ICC_90U_1(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register99_REG_ADDR) >> 3; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register99_IDPAD_EN_A(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register99_REG_ADDR) >> 4; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register100_SCFG_usb_sram_config31to0(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register100_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register100_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register100_SCFG_usb_sram_config31to0(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register100_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register101_SCFG_usb_sram_config55to32(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register101_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFF); \
	MA_OUTW(syscon_register101_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register101_SCFG_usb_sram_config55to32(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register101_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xffffff;\
}

#define _SET_SYSCON_REG_register102_pwrup_rst_n(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register102_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_register102_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register102_pwrup_rst_n(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register102_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _SET_SYSCON_REG_register102_PONRST(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register102_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1<<1); \
	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
	MA_OUTW(syscon_register102_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register102_PONRST(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register102_REG_ADDR) >> 1; \
	_ezchip_macro_read_value_ &= 0x1;\
}

#define _GET_SYSCON_REG_register103_usb_xcfgin2(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register103_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _GET_SYSCON_REG_register104_usb_xcfgin0(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register104_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _GET_SYSCON_REG_register105_usb_xcfgin1(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register105_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _GET_SYSCON_REG_register106_usb_xcfgin3(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register106_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _GET_SYSCON_REG_register107_usb_xcfgin4(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register107_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _GET_SYSCON_REG_register108_usb_xcfgin5(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register108_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _GET_SYSCON_REG_register109_usb_xcfgin6(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register109_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _GET_SYSCON_REG_register110_usb_xcfgin7(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register110_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _GET_SYSCON_REG_register111_usb_xcfgin8(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register111_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _GET_SYSCON_REG_register112_usb_xcfgin10(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register112_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _GET_SYSCON_REG_register113_usb_xcfgin9(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register113_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _GET_SYSCON_REG_register114_usb_xcfgin11(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register114_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x7fff;\
}

#define _GET_SYSCON_REG_register115_usb_xcfgout0(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register115_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xffff;\
}

#define _GET_SYSCON_REG_register116_usb_xcfgout1(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register116_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1ffff;\
}

#define _SET_SYSCON_REG_register117_SCFG_io_padshare_sel(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register117_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x7); \
	_ezchip_macro_read_value_ |= (v&0x7); \
	MA_OUTW(syscon_register117_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register117_SCFG_io_padshare_sel(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register117_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x7;\
}

#define _SET_SYSCON_REG_register118_SCFG_qspi_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register118_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x7F); \
	_ezchip_macro_read_value_ |= (v&0x7F); \
	MA_OUTW(syscon_register118_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register118_SCFG_qspi_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register118_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x7f;\
}

#define _SET_SYSCON_REG_register119_SCFG_gpio1_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register119_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register119_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register119_SCFG_gpio1_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register119_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register120_SCFG_gpio2_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register120_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register120_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register120_SCFG_gpio2_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register120_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register121_SCFG_gpio3_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register121_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register121_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register121_SCFG_gpio3_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register121_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register122_SCFG_gpio4_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register122_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register122_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register122_SCFG_gpio4_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register122_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register123_SCFG_gpio5_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register123_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register123_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register123_SCFG_gpio5_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register123_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register124_SCFG_gpio6_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register124_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register124_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register124_SCFG_gpio6_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register124_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register125_SCFG_gpio7_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register125_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register125_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register125_SCFG_gpio7_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register125_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register126_SCFG_gpio8_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register126_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register126_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register126_SCFG_gpio8_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register126_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register127_SCFG_gpio9_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register127_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register127_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register127_SCFG_gpio9_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register127_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register128_SCFG_gpio10_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register128_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register128_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register128_SCFG_gpio10_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register128_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register129_SCFG_gpio11_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register129_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register129_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register129_SCFG_gpio11_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register129_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register130_SCFG_gpio12_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register130_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register130_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register130_SCFG_gpio12_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register130_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register131_SCFG_gpio13_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register131_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register131_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register131_SCFG_gpio13_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register131_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register132_SCFG_funcshare0_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register132_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register132_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register132_SCFG_funcshare0_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register132_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register133_SCFG_funcshare1_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register133_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register133_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register133_SCFG_funcshare1_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register133_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register134_SCFG_funcshare2_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register134_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register134_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register134_SCFG_funcshare2_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register134_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register135_SCFG_funcshare4_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register135_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register135_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register135_SCFG_funcshare4_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register135_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register136_SCFG_funcshare3_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register136_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register136_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register136_SCFG_funcshare3_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register136_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register137_SCFG_funcshare5_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register137_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register137_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register137_SCFG_funcshare5_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register137_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register138_SCFG_funcshare6_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register138_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register138_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register138_SCFG_funcshare6_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register138_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register139_SCFG_funcshare7_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register139_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register139_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register139_SCFG_funcshare7_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register139_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register140_SCFG_funcshare8_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register140_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register140_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register140_SCFG_funcshare8_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register140_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register141_SCFG_funcshare9_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register141_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register141_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register141_SCFG_funcshare9_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register141_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register142_SCFG_funcshare10_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register142_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register142_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register142_SCFG_funcshare10_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register142_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register143_SCFG_funcshare11_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register143_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register143_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register143_SCFG_funcshare11_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register143_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register144_SCFG_funcshare12_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register144_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register144_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register144_SCFG_funcshare12_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register144_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register145_SCFG_funcshare13_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register145_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register145_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register145_SCFG_funcshare13_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register145_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register146_SCFG_funcshare14_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register146_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register146_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register146_SCFG_funcshare14_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register146_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register147_SCFG_funcshare15_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register147_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register147_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register147_SCFG_funcshare15_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register147_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register148_SCFG_funcshare16_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register148_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register148_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register148_SCFG_funcshare16_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register148_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register149_SCFG_funcshare17_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register149_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register149_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register149_SCFG_funcshare17_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register149_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register150_SCFG_funcshare18_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register150_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register150_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register150_SCFG_funcshare18_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register150_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register151_SCFG_funcshare19_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register151_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register151_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register151_SCFG_funcshare19_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register151_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register152_SCFG_funcshare20_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register152_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register152_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register152_SCFG_funcshare20_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register152_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register153_SCFG_funcshare21_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register153_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register153_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register153_SCFG_funcshare21_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register153_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register154_SCFG_funcshare22_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register154_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register154_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register154_SCFG_funcshare22_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register154_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register155_SCFG_funcshare23_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register155_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register155_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register155_SCFG_funcshare23_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register155_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register156_SCFG_funcshare24_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register156_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register156_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register156_SCFG_funcshare24_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register156_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register157_SCFG_funcshare25_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register157_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register157_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register157_SCFG_funcshare25_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register157_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register158_SCFG_funcshare26_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register158_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register158_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register158_SCFG_funcshare26_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register158_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register159_SCFG_funcshare27_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register159_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register159_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register159_SCFG_funcshare27_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register159_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register160_SCFG_funcshare28_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register160_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register160_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register160_SCFG_funcshare28_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register160_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register161_SCFG_funcshare29_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register161_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register161_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register161_SCFG_funcshare29_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register161_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register162_SCFG_funcshare30_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register162_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register162_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register162_SCFG_funcshare30_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register162_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register163_SCFG_funcshare31_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register163_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x3); \
	_ezchip_macro_read_value_ |= (v&0x3); \
	MA_OUTW(syscon_register163_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register163_SCFG_funcshare31_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register163_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x3;\
}

#define _SET_SYSCON_REG_register164_SCFG_gpio0_ioctrl(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register164_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
	MA_OUTW(syscon_register164_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register164_SCFG_gpio0_ioctrl(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register164_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
}

#define _SET_SYSCON_REG_register165_axi4_chiplink_intr(v) { \
	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register165_REG_ADDR); \
	_ezchip_macro_read_value_ &= ~(0x1); \
	_ezchip_macro_read_value_ |= (v&0x1); \
	MA_OUTW(syscon_register165_REG_ADDR,_ezchip_macro_read_value_); \
}

#define _GET_SYSCON_REG_register165_axi4_chiplink_intr(_ezchip_macro_read_value_) { \
	_ezchip_macro_read_value_=MA_INW(syscon_register165_REG_ADDR); \
	_ezchip_macro_read_value_ &= 0x1;\
}

#endif //_SYSCON_MACRO_H_