/* * StarFive sys regs * * Copyright 2020 StarFive Inc. * * Licensed under the GPL-2. */ #ifndef __SYS_COMM_REGS_H__ #define __SYS_COMM_REGS_H__ #define MA_OUTW( io, val ) ({void __iomem * vir; vir = ioremap(io, 4); iowrite32((u32)val, vir);}) #define MA_INW( io ) ({void __iomem * vir; vir = ioremap(io, 4); ioread32(vir);}) #define WDT_BASE_ADDR 0x12480000 #define DSITX_BASE_ADDR 0x12100000 #define CSI2TX_BASE_ADDR 0x12220000 #define ISP_MIPI_CONTROLLER0_BASE_ADDR 0x19800000 #define ISP_MIPI_CONTROLLER1_BASE_ADDR 0x19830000 #define VOUT_SYS_CLKGEN_BASE_ADDR 0x12240000 #define VOUT_SYS_RSTGEN_BASE_ADDR 0x12250000 #define VOUT_SYS_SYSCON_BASE_ADDR 0x12260000 #define ISP_CLKGEN_BASE_ADDR 0x19810000 #define ISP_RSTGEN_BASE_ADDR 0x19820000 #define ISP_SYSCONTROLLER_BASE_ADDR 0x19840000 #define ISP0_AXI_SLV_BASE_ADDR 0x19870000 #define ISP1_AXI_SLV_BASE_ADDR 0x198A0000 #define CLKGEN_BASE_ADDR 0x11800000 #define RSTGEN_BASE_ADDR 0x11840000 #define ISP_CLKGEN_BASE_ADDR 0x19810000 #define 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_ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_sys1_ctrl_REG_ADDR); \ _ezchip_macro_read_value_ &= ~(0x1<<31); \ _ezchip_macro_read_value_ |= (0x1&0x1)<<31; \ MA_OUTW(clk_mipi_rx1_sys1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \ } #define _CLEAR_RESET_isp_rstgen_rst_n_pclk_ { \ u32 _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \ _ezchip_macro_read_value_ &= ~(0x1<<1); \ _ezchip_macro_read_value_ |= (0x0&0x1)<<1; \ MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \ do { \ _ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>1; \ _ezchip_macro_read_value_ &= 0x1;\ } while(_ezchip_macro_read_value_!=0x1); \ } #define _CLEAR_RESET_isp_rstgen_rst_n_sys_clk_ { \ u32 _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \ _ezchip_macro_read_value_ &= ~(0x1); \ _ezchip_macro_read_value_ |= (0x0&0x1); \ MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \ do { \ _ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR); \ _ezchip_macro_read_value_ &= 0x1;\ } while(_ezchip_macro_read_value_!=0x1); \ } #define _CLEAR_RESET_isp_rstgen_rst_c_isp0_ { \ u32 _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \ _ezchip_macro_read_value_ &= ~(0x1<<19); \ _ezchip_macro_read_value_ |= (0x0&0x1)<<19; \ MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \ do { \ _ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>19; \ _ezchip_macro_read_value_ &= 0x1;\ } while(_ezchip_macro_read_value_!=0x0); \ } #define _CLEAR_RESET_isp_rstgen_rst_isp_0_ { \ u32 _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \ _ezchip_macro_read_value_ &= ~(0x1<<11); \ _ezchip_macro_read_value_ |= (0x0&0x1)<<11; \ MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \ do { \ _ezchip_macro_read_value_ = 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_ENABLE_CLOCK_clk_lcdc_oclk_; _ENABLE_CLOCK_clk_lcdc_axi_; _ENABLE_CLOCK_clk_vpp0_axi_; _ENABLE_CLOCK_clk_vpp1_axi_; _ENABLE_CLOCK_clk_vpp2_axi_; _ENABLE_CLOCK_clk_mapconv_apb_; _ENABLE_CLOCK_clk_mapconv_axi_; _ENABLE_CLOCK_clk_pixrawout_apb_; _ENABLE_CLOCK_clk_pixrawout_axi_; _ENABLE_CLOCK_clk_csi2tx_strm0_apb_; _ENABLE_CLOCK_clk_csi2tx_strm0_pixclk_; _ENABLE_CLOCK_clk_ppi_tx_esc_clk_; _ENABLE_CLOCK_clk_dsi_apb_; _ENABLE_CLOCK_clk_dsi_sys_clk_; _CLEAR_RESET_vout_sys_rstgen_rstn_disp0_axi_; _CLEAR_RESET_vout_sys_rstgen_rstn_disp1_axi_; _CLEAR_RESET_vout_sys_rstgen_rstn_lcdc_axi_; _CLEAR_RESET_vout_sys_rstgen_rstn_vpp0_axi_; _CLEAR_RESET_vout_sys_rstgen_rstn_vpp1_axi_; _CLEAR_RESET_vout_sys_rstgen_rstn_vpp2_axi_; _CLEAR_RESET_vout_sys_rstgen_rstn_mapconv_apb_; _CLEAR_RESET_vout_sys_rstgen_rstn_mapconv_axi_; _CLEAR_RESET_vout_sys_rstgen_rstn_pixrawout_apb_; _CLEAR_RESET_vout_sys_rstgen_rstn_pixrawout_axi_; _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_apb_; _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_sys_; _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_tx_esc_; _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_rx_esc_; _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_apb_; _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_pix_; _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_ppi_tx_esc_; } printk("Config the clk and reset for vout domain, Finish\n"); delay(100); } #endif